verilog学习记（verilog翻译成c）
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verilog学习记（verilog翻译成c）
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有的时候，写verilog代码时，不太确定是否正确，会写一段伪c代码来进行验证，比如
上面的代码是很简单的一段计数器代码，我们可以用c来进行验证，
验证的方法可能不是很智能，也有一些约束条件，比如模块之间的连线尽量用wire。但是不失为一种仿真和验证的手段，虽然比较笨拙。目前来看，c翻译为verilog是大趋势，多用于算法的加速；verilog翻译为c较少，一般用于测试居多。但是如果在项目开始的时候就有这样的测试代码，不失为一种验证的方法和手段，效率和灵活性方面也比较可靠。如果是cpu而言，仿真器配合模拟器，其测试的效果可以提高数倍，乃至数十倍，大多数的开发和调试，甚至可以用printf来完成。
如果module里面都是wire计算，并且module的wire之间有依赖关系，那么需要好好理清一下，这是本方法需要注意的一个地方。
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