CPU混合技术的信仰之跃：Lakefield的取与舍

最近Lakefield的消息多了起来，多个主流厂商已经宣布基于它的产品，如可折叠的联想ThinkPad X1 Fold[1]:

三星的超薄Galaxy Book S[2]：

微软的Surface Book Neo[3]：

这些产品的典型特征除了轻薄和低功耗这些特点之外，一个出乎很多人意料的共性是，他们都很贵！这一扫Lakefield之前给大家印象中的归宿：低端产品，可以说生来骄傲了。

毫无疑问，Lakefield的性能还存在许多争议，甚至有网友喻其为“垃圾中的战斗机”。的确，Lakefield并不以性能见长，甚至可以说性价比不高。但它的设计初衷并不在此，它实际上是一个开拓性的产品，目的在于探索利用现有制程和内核架构，组合起来，满足相对低功耗和降低成本。它的特点就是混合（Hybrid），这种Hybrid体现在制程Hybrid, Chiplet Hybrid和内核Hybrid。它创造了很多个第一：第一个产品化CPU 3D封装，第一个产品化active interposer，第一个Hybrid X86 CPU。Lakefield的量产，意味着Hybrid技术的全面成熟，相关软件和硬件基础困难已经克服，未来无数种可能性已经打开，其中就包括Compute Die和IO Die的分离。我实际上认为它是个被大大低估的产品，它的成功可以说为Intel未来5到10年的发展扫清了道理，其重要性甚至不亚于7nm和5nm的制程。

在祝贺Intel取得如此成绩之余，我也迫不及待的想为大家介绍这些令人兴奋的新技术。在大家开始阅读之前，本专栏已经有不少文章从些许侧面管窥了这些技术，同学们可以从中补充一些基本知识：

Hybrid Chiplet：HyperChip

MCP( multi-chip package)或MCM（Multi-Chip-Module）好处是巨大的，尝到甜头的AMD从此再也回不去了。多个小Die组合成众核设计的比单大Die设计（monolithic die）成本下降极大，其中原因我在这篇文章有介绍，不再赘述：

据AMD在2020 IEEE大会上自己的介绍，Chiplet让成本下降50%~70%（16核，台式机CPU），服务器CPU降低更多！

但AMD没有介绍的是，AMD的Chiplet技术是比较落后的基于Pacakge的Chiplet技术，尽管成本很低，但传输功耗高而性能较低。而基于Silicon的Chiplet技术则能获得更高的传输速度并降低各个模块之间的传输功耗：

注意图中的虚线，标出基于Package和Silicon的MCP的分野。单大Die设计（monolithic die）居于右上角，带宽高、传输能耗低，但成本很高；Package MCP在靠近左下角，带宽低、传输能耗高，但成本很低。有没有平衡两者的技术呢？那就是Silicon MCP技术了。

Package MCP技术比较简单粗暴：

Die之间的通讯通过在基板内布置电路来解决。这时基板就像一个小型的PCB板，只是规模较小罢了。这种技术由来已久，本身CPU设计就包括Package电路设计。这样设计的SOC形式的CPU比较多，也相对成熟，比较典型的是Intel将CPU和南桥集成到一个CPU Package的SOC和AMD的Threadripper和EPYC。 它简单可靠，但缺点十分明显：集成密度很低，难以形成大规模连接从而限制了集成IP的个数。

Silicon MCP在基底和Die之间加入一层硅中介层（silicon interposer）以帮助我们解决传统MCM技术的低集成度弊病：

一层薄薄的中介层被加入基底核Die之间，起到承上启下的作用。借助硅中介四通八达的通道，多个Die可以自由的组合在一起，就像一个巨型的地下换乘平台。传统的硅中介技术是Passive interposer，就是硅中介里面没有逻辑器件，只有连接线。LakeField引入了Active interposer，也就是硅中介中还有逻辑器件，大大提高了硅中介的利用率。

注意硅中介常和Intel的EMIB技术放在一起比较，我们可以把三者以现实中的例子进行一个不一定很恰当的比喻：

Passvie Interposer：地铁的巨型地下换乘平台。乘客（数据）可以自由去任何的地方，但该平台除了换乘没有其他作用，全是各种通道。

Active interposer：地铁的巨型地下换乘综合体。乘客（数据）可以自由去任何地方，而且其中布满商店和饭馆，乘客可以Shoping和吃饭，甚至有的乘客去的目的就是该综合体，而不是换乘，类似上海人民广场站。

EMIB：地铁的换乘通道。就是一个一对一的管道，简单粗暴，造价低。

Package MCP的例子是EYPC：

Passive Interposer是很多N卡和A卡的封装形式：

Active Interposer尽管业界提出了很多原型（POC），但第一个量产的就是Lakefield了：

CPU包括Compute Die和Base Die两层。Base Die就是Active Interposer，其除了充当Compute Die的传输通道之外，还集成了类似PCH的逻辑电路。这是非常困难的，因为Base Die还有很多过孔TSV：

这简直是在螺蛳壳里做道场了，技术难度非常大。不仅如此，Lakefield的Foveros，将Active Interposer与EMIB结合在一起，是真正的Hybrid了。

Lakefield的技术探索不仅仅如此，它是真正的3D封装CPU，可谓是千层饼结构了：

最下面的是封装基底，没什么特殊的；上面是代号P1222的用14nm制程生产的Base Die；上面是薄薄一层传唤层Bump；再上面是代号P1274的Compute Die；再上面是DRAM层。注意这个DRAM本身也有很多层，包括自己的base Layer和多层（具体数目不详）上次Layer，也是3D封装。

封装的如此变态，这就有两个问题需要解决了：DRAM的诸多引脚如何连接出来和散热问题。DRAM上层的引脚并没有用TSV（Through Silicon Via）的形式贯穿下层，否则设计必将更加复杂。如图中所示，管脚是从两边通过专门的通道连接基底的，简化了设计和降低了耦合性。

散热是个大问题。如果我们仔细看图，会发现DRAM和Compute Die直接有一层空隙，这让空气可以在其中流通。也就是通过架空，通过空气散热的。这个设计得益于LakeField的设计功耗TDP十分低，只有25W。Intel的工程师通过计算，这种散热可以满足TDP散热要求。将来还有两种备选方案，即在架空层填充散热材料，甚至是铜层来加强散热。

Hybrid CPU

除了Chiplet的混合之外，Lakefield也在探索x86的大小核之路。尽管ARM世界的大小核已经好多年了，x86上确实第一次，其中有很多软件和硬件问题需要解决。

大小核消耗的晶体管数目差别巨大：

如图，1个大核Sunny Cove消耗的晶体管数目只比4个小核Tremont小一点点，也就是几乎是4比1的关系。而小核的功耗比并不是总比大核好的：

蓝线是小核，橘色是大核。两者在图中交叉了，在交叉点左边，小核每瓦提供的性能好，而在右边则是大核的更优。也就是需要快速相应，性能要求高的场合，交给大核划算；性能要求低的场合，交给小核划算。

大核和小核的基础芯片架构设计不同，但大部分是对软件透明的，这些对混合内核问题不大，比较严重的问题是两者的指令集支持不同。想象一下，一个OS线程原本在大核上运行，它通过查询cpuid指令，知道该内核支持AVX指令，于是欢快地使用AVX指令。忽然该内核被调度到小核上执行了，这时候，再执行AVX指令就会产生一个指令异常中断，轻则应用被关闭，重则蓝屏（ring 0线程）。那该怎么办呢？

Lakefield的做法是把大小核拉平，就是大小核提供一样的指令集，禁掉SMT。也就在大核禁掉各种AVX（AVX1到AVX512）、PCID等等；小核禁掉CLDEMOTE、WSNI等等。尽管这是一种巨大的浪费，但这在目前操作系统不做修改的情况下，似乎唯一可行的做法。

3D封装和Chiplet带来成本优势。不同的部分可以用不同的制程制作，如Base Die就是14nm制作。其实Compute Die的各个Chiplet也可以选用不同的制程。好钢要在刀刃上，对制程比较敏感的内核Die和图形Die可以用紧俏的10nm工艺，而PCH等可以用相对不太紧张的14nm，之后再像积木叠加在一起，节约了成本。如果加上小Die带来的额外收益，成本下降十分明显。

Lakefield作为第一个吃螃蟹的产品，短时成本是上涨的。但其大胆的尝试，为Intel未来封装技术和混合内核趟了无数地雷，解决很多问题。它的成功上市，让业界看到了明亮的前景。Intel已经宣布，在主流的Alderlake上引入大小核设计，在服务器Xeon上面除了大小核，进一步会分离内核Die和IO Die，并引入Chiplet。AMD此前早已分离计算Die和IO Die，据悉也会在CPU中引入3D封装。

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