错过敏捷设计这个点，中国芯要再落后十年？

作者：痴笑

编者按：集成电路领域顶会包括了硬件设计的ISSCC（国际固态电路会议），器件工艺制造的IEDM（国际电子器件会议），还有EDA工具的DAC（设计自动化会议）。2018年DAC也选在了三番，与开ISSCC的万豪隔街相望。会议大热自然是deep learning，大小session无数，涵盖了从HW/SW/Algorithm codesign到Approximation Computing，以及Processing-in-Memory等一干问题。然而，在AI和IoT之外，小编却嗅到了一些星星之火，由于不是大热，少有国人关注。但是，这些技术若是燎原，却极有可能改变未来集成电路芯片的关键走向。在这举国AI的浪潮，突然担心若是我们错过了这个点，恐被再一次被西方邪恶势力拉开十年差距。话不多说，让我们来揭开这一星星之火的面纱—— 面向领域专用（Domian Specifc）的敏捷开发（agile development）。

不以流片为目的硬件设计都是耍流氓？

本次DAC的keynote中我们又见到来的四处走穴的图灵奖大佬——David Patterson，而他 又双叒（拼音：ruo4）叕（拼音：zhuo2）讲了这个亘古不变的topic。

不过作为负责任的大佬，Patterson还是相比于ISSCC talk (视频URL： https://youtu.be/NZS2TtWcutc ，记得翻墙哦) 多加了不少新内容，比如Spectre事件之后大家从安全性角度对体系结构的反思。不过，小编觉得另两点额外突出：

（1）摩尔定律实高歌猛进的今天，集成电路制造成本的迅速降低与饱和让芯片设计的准入门槛几乎消失。现在，1x1平方毫米的65nm设计单价已经回落到5K美元，即使是28nm也不到2万刀。下图是esilicon 2016年关于TSMC的各个节点的报价（2mm x 2mm，28nm是1.6mm x 1.6mm,单位欧元，可以Google到的）

这已经到了北美硅工码农一个月工资（税后哦）就能流个带RISCV和NVDLA的年代，流片贵？扯淡把~

可事实是，流片的花费越来越高，相比于制造制造成本的稳定发展，EDA软件/设计验证/后端实现的成本却指数上升。业界把这类成本称为NRE（non recurrent engineering，一次性工程费用）。

更有甚者，SiFive的首席架构、UCB教授，RISCV基金会主席Krste Asanovic认为，Moore定理应该被修正，不是单位晶体管的制造成本下降，而是为一个晶体管的实现投入的NRE的下降。（DAC 2018, session 59）

（2）随着Moore 定律的实质停止 （除非你是苹果华为，否则10nm以下可以基本拜拜。实际情况是，很多高校其实已经停在40/65这个节点上），加上dark silicon的power上限，领域专用（Domain Specific, DS）设计已是不可逆的大潮。毕竟专用设计可以很轻松的将效率提高2到3个数量级。Patterson大佬最爱的例子就是Google的TPU:

在这次的DAC演讲中，Domain Specific已经不仅限于DS Architecture，大佬还强调了DS language的迸发，并且很快地，在DSA和DSL中通过软硬件协同设计（ Hardware / Sofware codesign）迅速推进一个IT新纪元——

CS（软件）和 EE（硬件） 是一家。

听上去这个春秋大梦还很远，但10年在这个世纪过的不会太长。

在这两个趋势下，谁先握有低NRE成本的敏捷开发方法学，谁就将成为后摩尔定律时代的新霸主。

人家的政府，关注得更超前

最早意识这一紧迫性的可能是美国国防高级研究计划局（Defense Advanced Research Projects Agency，DARPA，隶属于美帝国防部）。2015年，DARPA就设立了面向基于敏捷开发方法学的集成电路项目 Circuit Realization At Faster Timescales (CRAFT)。其中，特别强调的是面向对象的设计方法学，有没有感觉硬件设计正在经历软件工程从C到C++的时代？

在传统ASIC时代，传统的从算法描述，硬件描述，RTL到电路网表到版图的传统流程（每一阶段都要反馈验证）的思路将被打破，成为了面向对象的前馈方法学，从设计到版图，可能只需要几天，甚至几个小时。

CRAFT项目的一个最具代表性产物就是CHISEL（还有CHISEL2/FIRRTL），RISC-V时代新明星。

Chisel是概念到实现方式上，都完美的体现了敏捷开发的初衷。值得注意的是CHISEL从本质和HLS有所区隔的，具体可见Chisel引领敏捷硬件开发浪潮。

除了高校，各个大公司也在CRAFT项目的思想下积极跟进，比如在DAC 2018 present的NVDIA的新一代小规模AI嵌入式芯片，其设计流程采用面向对象的HLS实现整个芯片的设计和验证，集合SystemC和Chisel将传统近3年的设计研发周期缩短到3个月。

2017年，CRAFT项目方兴未艾，DARPA再加码，提出了电子学复兴计划（Electronic Resurgence Initiative, ERI），着重摩尔定律的本文的第三页计划，分别在设计/架构/材料这三个方向提出billion级美元的组合拳。在设计方向，DARPA提出了ERI终极目标：像在Amazon/京东/淘宝购物一样去芯片设计体验，加满购物车，一个make（下单）芯片就寄到家。

在CRAFT的基础上，ERI的design部分更强调No-human-in-the-loop和开源的体制。重新定义电路产生的方式，特别是定制电路（模拟和混合信号等），摒弃传统的劳动密集型开发模式，转而向由数据与智能驱动的综合模式发展：

在这一过程中，开源设计是其中最紧要的一环，因为只有足够多的开源，才能促使劳动力的效率极大化。在互联网大头加入战局的今天，要能在芯片战场上占的一席之地，矽说认为开源成为芯片设计的新趋势。DARPA计划，在ERI项目结束时，以下总要的IP都可以找到开源版本：

从这个角度看，人家的科研机构在这个领域的布局不可谓不超前，下的也是足足一盘超大棋。而我们，还在人工智能的泡沫里瞎转悠。

模拟/射频/混合信号，一个都不能不少

传统上，我们认知中的开源，和敏捷设计都是面向数字电路的。模拟（传统的定制电路）电路的设计方法学并没有巨大的变化。然而，这一观点似乎也要接收挑战。

UC Berkeley BWRC的团队，在设计CHISEL的同时，也设计了模拟版的CHISEL——Berkely Analog Generator （BAG），在CHISEL2发布时也发布了BAG2。在2018年的CICC上，BAG2公布了他们的研究成果——跨工艺的模拟电路生成器。在重新定义了不同模块的当中表达层（Intermediate Representation, IR，这个词是一个编译用语，现在却用在了模拟电路设计中）后根据不同工艺的pdk，自动产生网表和版图，不仅DRC/LVS error free，性能也不带差的。在BAG2的世界里，只要你会python，你就可以设计GDS了。具体内容可参考DAC 2018 session 41.2，和CICC 2018 15.2。

在本次DAC上，类似的模拟/射频电路的产生器，应接不暇，还有包括来自葡萄牙（与澳门大学合作）的AIDAsoftware软件公司等。

试想，在未来的某一天，天朝的芯片设计公司还在热火朝天的加班加点，为了过不了某个corner的性能指标忙的吭哧吭哧，版图小工们更是通宵达旦。而太平洋彼岸的版图设计，却是在服务器中自由的优化，no human in the loop。

或许面向generator的EDA design在过去多年不断的被提出，然后被忽略，再被提出，再被忽略。但是，在摩尔定律终结的今天，在领域专用大兴其道的今天，在市场不断被细分的今天，正式敏捷设计SoC真正的春天。

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